数字电子线路基础：3-2用FPGA实现基本组合逻辑电路

3.2 用FPGA实现基本组合逻辑电路1． 实验目的(1)通过实验学习基本组合逻辑电路的描述方法2)通过实验学习门电路的硬件描述语言3)通过实验学习半加器的硬件描述语言2． 实验仪器设备(1)FPGA开发实验箱2)数字万用表3)电脑3． 预习(1)复习FPGA开发有关的流程2)复习Verilog HDL语言语法3)复习实验所用的相关原理4)按要求编写实验中要求的硬件描述语言程序4． 实验原理(1)Verilog HDL语言的基本语法结构语言以模块作为基本单元，首先进行模块定义，其次进行端口定义，最重要的是对模块电路描述2)RTL视图模块电路设计完后可以看到综合的电路结构图3)结构电路的例化工程文件顶层利用设计好的各模块文件进行连接，构成从顶至下的设计方式5． 实验内容(1)根据Verilog HDL语言的语法描述与门电路的实现①建立新工程，命名，建立模块②调试门电路模块正常运行2)与非门电路的实现和RTL视图①建立新工程，命名，建立模块②调试门电路模块正常运行3)或非门电路的实现和RTL视图①建立新工程，命名，建立模块②调试门电路模块正常运行4)同或门电路的实现和RTL视图①建立新工程，命名，建立模块。

②调试门电路模块正常运行5)异或门电路的实现和RTL视图①建立新工程，命名，建立模块②调试门电路模块正常运行6)利用以上设计的各能独立运行的模块搭设一个组合逻辑电路任意组合电路的搭设：① 在顶层文件中例化各模块接口② 不限制使用的门电路个数③ 不限制组合电路的功能④ 新建工程⑤ 编写完各模块电路⑥ 顶层例化⑦ 分配引脚⑧ 下载到FPGA⑨根据设计的组合电路完成下表输入输出6.思考题(1)什么是从顶至下的设计方式?谈谈你的实验体会2)描述硬件描述语言的基本设计方法3)总结本次实验的心得 附录2：门电路的一些参考程序与门module and(y,a,b)output y;input a,b;reg y;always@(a or b) y=a&b； endmodule或门module and(y,a,b)output y;input a,b;reg y;always@(a or b) y=a|b; endmodule异或门module and(y,a,b)output y;input a,b;reg y;always@(a or b) y=a^b; endmodule一位半加器module and(s,c,a,b)output s,c;input a,b;reg s,c;always@(a or b) begin s=a^b; c=a&b; endendmodule。